Huawei phát triển công nghệ Logic Folding nhằm bắt kịp tiến trình chip 1.4nm của TSMC
Huawei vừa công bố công nghệ Logic Folding, một giải pháp xếp chồng chip 3D đột phá nhằm gia tăng mật độ bóng bán dẫn tương đương tiến trình 1.4nm mà không cần máy quang khắc EUV.
Huawei vừa công bố giải pháp kỹ thuật mang tên "Logic Folding" nhằm đạt mật độ bán dẫn tương đương tiến trình 1.4nm, thể hiện tham vọng cạnh tranh trực tiếp với TSMC trong tương lai. Dù SMIC và các hãng đúc chip Trung Quốc vẫn đang đi sau TSMC hay Samsung nhiều thế hệ, Huawei dự kiến sẽ thu hẹp khoảng cách này vào năm 2031. Chiến lược này giúp hệ sinh thái công nghệ nội địa Trung Quốc duy trì sức ép cạnh tranh trước các lệnh trừng phạt công nghệ từ phương Tây.
Nguyên lý Logic Folding: Đột phá bằng kỹ thuật xếp chồng 3D
Bản chất của Logic Folding là sự nâng cấp từ công nghệ xếp chồng 3D hiện có, cho phép đặt hai con chip nằm chồng lên nhau. Kỹ thuật này giúp gia tăng đáng kể mật độ bóng bán dẫn trên cùng một diện tích khuôn mà không cần phải thu nhỏ khoảng cách khắc mạch. Đây là hướng đi quan trọng khi Trung Quốc chưa thể tiếp cận hệ thống máy quang khắc EUV tối tân từ ASML. Theo kế hoạch, thế hệ vi xử lý Kirin ra mắt năm 2026 sẽ là những mẫu chip thương mại đầu tiên ứng dụng công nghệ xếp chồng tiên tiến này.
Chiến lược tự chủ thiết bị quang khắc và rào cản vật lý
Bên cạnh việc tối ưu thiết kế chip, Trung Quốc đang đẩy mạnh chế tạo máy quang khắc EUV nội địa với mục tiêu hoàn thiện vào năm 2031. Khi kết hợp thiết bị này với kỹ thuật tạo hình gấp bốn tự căn chỉnh (SAQP) mà Huawei đang phát triển cho tiến trình 2nm, hãng có cơ sở để tiến sâu vào kỷ nguyên silicon dưới 5nm với mật độ bóng bán dẫn vượt trội.
Tuy nhiên, thách thức lớn nhất của công nghệ xếp chồng là khả năng tản nhiệt. Việc đặt nhiều lớp vi mạch chồng lên nhau sẽ sinh ra lượng nhiệt lớn hơn đáng kể so với thiết kế phẳng truyền thống, ảnh hưởng đến hiệu năng duy trì của thiết bị. Huawei hiện còn khoảng 5 năm để tối ưu hóa quy trình sản xuất và giải quyết các bài toán kỹ thuật này trước khi thương mại hóa rộng rãi.
| Thông số so sánh | Huawei Logic Folding | Tiến trình TSMC (Dự kiến) |
|---|---|---|
| Mục tiêu mật độ | Tương đương 1.4nm | 1.4nm (Tiến trình A14) |
| Phương pháp chính | Xếp chồng 3D (Logic Folding) | Thu nhỏ bóng bán dẫn truyền thống |
| Lộ trình mục tiêu | Năm 2031 | Năm 2027 - 2028 |
| Công nghệ quang khắc | DUV / SAQP / EUV nội địa | EUV / High-NA EUV |
Hiện nay, các dòng chip tự sản xuất của Huawei đã bắt đầu được trang bị trên các dòng máy tính bảng cao cấp của hãng, minh chứng cho khả năng tự chủ phần cứng ngày càng tăng của tập đoàn công nghệ này.
